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TL;DR
AI 추론 과정에서 데이터가 CPU, GPU, 메모리 사이를 반복적으로 이동하며 발생하는 지연과 전력 소모가 주요 병목으로 작용한다. XCENA는 이 문제를 해결하기 위해 메모리 모듈 내에서 직접 연산을 수행하는 메모리 중심 아키텍처 기반의 MX1 칩을 설계했다. CXL 인터페이스를 통해 프로세서와 메모리를 연결하며, 기존 서버 10대 분량의 작업을 서버 1대로 처리할 수 있는 효율성을 목표로 한다. 최근 1억 3,500만 달러 규모의 시리즈 B 투자를 유치했으며, 2026년 말 양산을 목표로 한다.
배경
AI 추론 파이프라인 구조, CXL 인터페이스 이해, 메모리 계층 구조 지식
대상 독자
AI 인프라 엔지니어 및 하드웨어 스타트업 투자자
의미 / 영향
메모리 내 연산 기술은 AI 추론 비용을 획기적으로 낮춰 대규모 인프라를 운영하는 하이퍼스케일러들의 비용 구조를 개선할 수 있다. 이는 단순한 연산 성능 경쟁을 넘어 메모리 대역폭과 효율성이 AI 하드웨어 시장의 새로운 경쟁력임을 시사한다.
섹션별 상세
기존 AI 추론은 요청마다 데이터가 CPU, GPU, 메모리 사이를 왕복하며 이동해야 하므로 구조적인 지연과 전력 낭비가 발생한다.
XCENA의 MX1 칩은 CXL 인터페이스를 활용해 메모리 모듈 내부에서 데이터를 직접 처리함으로써 프로세서와 메모리 간의 불필요한 데이터 왕복을 제거한다.
이 방식은 KV 캐시 관리나 데이터 전처리 등 CPU가 담당하던 주변 데이터 오케스트레이션 작업을 메모리 단에서 수행하여 서버 효율을 극대화한다.
근거
- MX1 칩은 기존 서버 10대 분량의 작업을 서버 1대로 처리할 수 있는 효율성을 목표로 한다. — 본문 7번째 문단
XCENA는 RISC-V 기반의 소형 효율적 코어를 수천 개 탑재하고 메모리 계층 구조를 수직 통합하여 경쟁사 대비 차별화된 성능을 확보했다.
현재 프로토타입 단계인 MX1은 2026년 말 삼성 파운드리를 통해 양산될 예정이며, 2027년부터 본격적인 매출 발생을 기대한다.
용어 해설
- CXL
- — 프로세서와 메모리, 가속기 간의 고속 데이터 전송을 위한 개방형 표준 인터페이스이다. 기존 버스 방식보다 지연 시간이 짧고 대역폭이 넓어 메모리 중심 아키텍처 구현에 필수적이다.
- DRAM
- — 컴퓨터의 주기억장치로 사용되는 휘발성 메모리이다. 데이터 접근 속도가 빠르지만, AI 추론 시 CPU/GPU와의 잦은 데이터 왕복으로 인해 병목 현상의 주원인이 된다.
- RISC-V
- — 오픈 소스 명령어 집합 아키텍처(ISA)이다. 특정 기업의 라이선스 비용 없이 설계가 가능하며, XCENA는 이를 기반으로 데이터 처리에 최적화된 소형 코어를 설계했다.
- Inference
- — 학습된 AI 모델이 새로운 데이터를 입력받아 결과를 예측하거나 생성하는 과정이다. 모델의 크기가 커짐에 따라 메모리 대역폭과 데이터 이동 효율이 성능의 핵심 요소로 부상했다.
- Memory-Centric Architecture
- — 데이터를 프로세서로 가져와 처리하는 기존 방식에서 벗어나, 메모리 내부에서 직접 연산을 수행하는 구조이다. 데이터 이동을 최소화하여 전력 효율과 처리 속도를 극대화한다.
근거 모음
근거
- XCENA는 1억 3,500만 달러 규모의 시리즈 B 투자를 유치했으며, 총 누적 투자액은 1억 8,500만 달러이다. — 본문 4번째 문단
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출처 · 인용 안내
원문 발행 2026. 05. 29.수집 2026. 05. 29.출처 타입 RSS
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