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Etched의 추론 인프라 도전과 A0 테이프아웃·대규모 수주 현황

Etched는 칩·랙·소프트웨어를 수직 통합해 추론용 클러스터를 만들고 A0 테이프아웃과 대규모 자금·수주로 빠르게 생산 단계에 진입하고 있다.

이 요약은 AI가 원문을 분석해 생성했습니다. 정확한 내용은 원문 기준으로 확인하세요.

TL;DR

전 세계적으로 추론 성능과 비용이 경쟁의 핵심으로 부상한 가운데 Etched는 칩 설계부터 랙·소프트웨어·제조를 수직 통합한 추론 클러스터를 목표로 빠르게 제품화를 진행하고 있다. 회사는 TSMC 4nm 공정에서 A0 물리 칩을 첫 시도에서 작동시켰고 8억 달러의 자금과 10억 달러 이상의 백로그를 확보해 생산 파트너십과 수요를 확인했다. 이 접근은 하드웨어와 시스템 수준의 공동 최적화로 지연과 전력 대비 토큰 처리량을 개선하려는 것이며 제품화 속도가 빠른 점이 차별화 요소로 작용한다. 다만 원문은 상세한 아키텍처 수치나 벤치마크를 제시하고 있지 않으므로 설계 세부와 실제 성능·효율 수치는 공개 자료로 추가 확인이 필요하다.

섹션별 상세

01
대규모 추론 수요가 새로운 시장 기회를 만들고 있어 추론 시스템 성능과 비용이 경쟁의 핵심으로 부상했다. 추론은 낮은 지연, 낮은 전력 소모, 많은 토큰 처리량을 동시에 요구하며 기존과 다른 하드웨어·소프트웨어 최적화가 필요하다. 이 글은 그러한 맥락에서 추론 하드웨어가 시장의 병목으로 자리잡았음을 근거로 제시한다.
02
Etched는 칩 설계, 랙 시스템, 제어 소프트웨어, 제조를 하나의 공급망으로 묶는 수직 통합 방식으로 추론 클러스터를 구축하고 있다. 이 접근은 칩 레벨 설계 선택이 랙·냉각·전력 설계와 바로 연계되어 데이터 이동과 병렬화를 최적화하는 방식으로 작동한다. 회사는 이 방식으로 첫 제품을 3년 미만에 내놓겠다는 로드맵을 제시하고 있어 제품화 속도와 시스템 효율 면에서 차별화를 노리고 있다.
03
현 시점에서 Etched의 실적은 자금·수주·제조 진행 상황으로 확인된다. 회사는 8억 달러 규모의 투자와 10억 달러 이상의 백로그 주문을 확보했으며 TSMC 4nm 공정에서 A0 물리 칩이 처음 시도에서 작동한 것으로 보고되었다. 이러한 성과는 칩 테이프아웃의 성공과 제조 파트너십의 진전이 제품 상용화 가능성을 높였음을 의미한다.
04
창업자와 팀 구성은 하드웨어·파운드리·시스템 경험을 결합하고 있어 실행 역량을 뒷받침하고 있다. 창업자는 2023년에 초기 투자를 유치했고 현재 엔지니어링 인력은 NVIDIA, Google TPU, Broadcom, SK Hynix, TSMC 출신 인력을 포함한 400명 이상으로 확장되었다. 투자자 포트폴리오에는 벤처캐피탈과 퀀트·트레이딩 계열 투자자가 포함되어 있어 자금·생산 파트너십 측면에서 보완성이 있다.

용어 해설

추론 인프라(Inference Infrastructure)
모델 추론에 필요한 하드웨어와 소프트웨어의 통합 체계로서 입력 토큰을 처리하고 응답을 생성하기 위한 가속기, 메모리, 네트워크, 스케줄러 등을 포함한다. 입력 요청을 받아 데이터 이동과 연산을 최적화하고 낮은 지연과 비용으로 높은 토큰 처리량을 유지하는 방식으로 동작한다. 대규모 서비스 환경에서 응답 성능과 비용 효율성을 좌우하는 핵심 요소이다.
테이프아웃(Tapeout)
칩 설계가 파운드리로 전달되어 실제 실리콘으로 제작을 시작하는 단계로서 설계 검증·물리 구현·파운드리 공정 요구조건이 완료된 시점이다. 성공적 테이프아웃은 초기 물리 칩(A0)이 제조되어 기능 검증과 특성 측정으로 이어진다. 칩 개발 일정과 비용 리스크를 결정하는 기술적 분기점이다.
수직 통합(Vertical Integration)
칩 설계부터 랙·시스템 통합, 소프트웨어, 제조까지 제품 공급망의 여러 단계들을 한 조직에서 설계·제조·배포까지 연결하는 전략으로서 설계 상호 의존성을 줄이고 최적화를 밀접하게 수행할 수 있다. 하드웨어·소프트웨어 공정의 공동 설계가 가능해 성능·전력·비용 측면에서 이점을 확보한다. 파운드리 파트너십과 내부 생산 역량이 성공의 핵심 요소이다.
4nm 공정(4nm Process)
파운드리에서 제공하는 반도체 공정 노드 중 하나로서 트랜지스터 밀도와 전력 효율을 개선해 동일 면적에서 더 높은 성능을 내도록 설계된 공정이다. 고밀도 로직 소자와 전력·주파수 최적화를 통해 AI 가속기 칩의 성능을 끌어올리는 데 쓰인다. 파운드리와의 협업, 설계-제조 적합성 검증이 중요한 변수이다.

기술

  • chips
  • racks
  • software
  • TSMC 4nm

활용 사례

  • 대규모 추론 서비스용 클러스터
  • 저지연·고토큰 처리량 AI 서빙 인프라
  • 생산 단계의 AI 하드웨어 공급
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출처 · 인용 안내

원문 발행 2026. 07. 01.수집 2026. 07. 01.출처 타입 RSS

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